Действительно ли нам нужен VHDL
       

Проектирование с использованием Булевых уравнений


Действительно ли нам нужен VHDL? Представление Системы в VHDL: Единицы Проекта Объекты VHDL:Сигнал Спецификация Интерфейса Системы Конструкции VHDL для Описания Поведения Системы Описание Поведения при помощи Процессов Многократные Процессы в Архитектуре Определение Структуры Системы Испытание Проекта при помощи Испытательного стенда

Глава 1

Действительно ли нам нужен VHDL?

Содержание 1 главы

1.1. Краткий обзор 1 главы

1.2. Мир перед появлением VHDL

1.2.1. Проектирование с использованием Булевых уравнений



1.2.2. Схемное проектирование

1.2.3. Недостатки традиционных методов

1.2.4. Языки описания оборудования

1.2.5. Работаем с различными уровнями описаний

1.3. Наиболее универсальное решение: VHDL

1.3.1. Что действительно нужно проектировщику?

1.3.2. Что это такое "VHDL"?

1.3.3. Попытки стандартизации

1.3.4. Что Вы получите за Ваши деньги?

Итоги

1.1. Краткий обзор главы

Добро пожаловать в EVITA

Спасибо Вам за выбор EVITA как инструмента по изучению VHDL . Мы, а именно команда разработчиков EVITA , сделали все возможное, чтобы обеспечить Вас хорошим VHDL-руководством. Оно технически точено и интересено.VHDL не так труден для изучения, как это может казаться. При работе с EVITA, Вы обнаружите, что изучение VHDL может быть даже забавным.

Прежде всего Вы должены ответить на один важный вопрос: Почему мы должны изучить VHDL? Эта глава поможет Вам найти ответ самостоятельно.

Секция 2 рассматривает два традиционных метода проектирования: документированное логическое проектирование с Булевыми уравнениями и более продвинутое, схемно-основанное автоматизированное проектирование. Оба метода используются и сегодня, но они имеют некоторые основные недостатки. Некоторые из этих недостатков решены Языками Описания Оборудования (HDLS).

Секция 2 также описывает наиболее популярные HDL языки, которые используются в программируеммом логическом проектировании и как они отвечают современным технологическим запросам.

Секция 3 посвящена VHDL как на ведущуму Языку Описания Оборудования 90-ых годов.
Она начинается с короткой истории развития. VHDL имеет много преимуществ, которые будут высвечены через Обучающую программу(Tutorial). VHDL также не лишен некоторых недостатков. Они будут внесены в список здесь, чтобы дать Вам точное представление о силах и слабостях этой новой методологии проектирования.

1.2.1. Проектирование с использованием Булевых уравнений

Ключевые вопросы:

Было бы трудно проектировать любую цифровую систему без понимания таких базовых конструктивных блоков как схемы и триггеры. Большинство логическх цепей, основанных на схемах и триггерах были традиционно разработаны с Булевыми уравнениями. Много методов было развито, чтобы оптимизировать эту методику, включая минимизацию уравнений для более эффективного использования схем и триггеров.

Булев метод проектирования требует написания одного уравнения для каждого входа триггера и блоков схемы. Это делает Булевы уравнения непрактичными для больших проектов, содержащих сотни триггеров, так как это может привести к даже большему числу логических уравнений.

Теоретически, любая система может быть представлена Булевыми уравнениями. Однако, было бы непрактично иметь дело с тысячами логических уравнений, которые могут требовать сегодняшние проекты.

Примеры:

Логические уравнения допускают разрабатывать простую логическую цепь, основанную на схемах и триггерах. В случае более сложных цепей, уравнения станут более сложными.

Для Булевого уравнения, описывающего Y-выход:

Y = (А и не (B) и не (C)) или (не (A) и B и C) или (А и B и C),

Схемное решение может выглядеть следующим образом:

Рисунок:

1.2.2. Схемное проектирование

Ключевые вопросы:

Основанные методы схемного проектирования расширяют возможности Булевых уравнений, используя в дополнение к схемам и триггерам некоторые дополнительные цепи. Так как эти цепи могут быть составлены из схем и триггеров и других цепей , то они допускают вхождение в иерархические проекты, которые могут размещать большее число компонент с меньшим количеством усилий чем, требовалось бы Булевыми уравнениями.



Большинство людей предпочитает графическое представление проекта, потому что оно показывает более ясно связи между различными блоками проекта. Так как схемные решения обеспечивают графическое представление проекта, их использование достаточно популярно.

На протяжении многих лет, схемные решения считались оптимальным выбором для представления проекта. Теперь новые устройства сделали их слишком ограниченными и длительными в их традиционной форме для представления проекта.

Примеры:

Элементы каталога используются в схемном проектировании. Такие элементы описаны в библиотеках. Вот пример схемного решения с отдельными дискретными компонентами:

Рисунок:

1.2.3. Недостатки традиционных методов

Ключевые вопросы:

Традиционное Булево уравнение и схемные решение проекта, несмотря на их легкость в использовании, имеют некоторые недостатки. Наиболее важный из них это то, что система всегда определяется как сеть связанных элементов. И это не как спецификация системы созданная и используемая Вами.

Спецификация системы всегда подается в форме ожидаемого поведения системы, (то есть что должна система делать в том или ином случае).

Другой недостаток традиционных методов проектирования - большая сложность проекта. Работать с сотнями логических уравнений может быть трудно, но возможно. Однако, тысячи логических уравнений трудно вообразить. В конкретных схематических проектах общепринято, что схемные решения с более чем шестью тысячами схем становятся непринятыми. Однако, самые новые интегральные схемы содержат миллионы схем, и их сложность все возрастает.

Примеры:

Рисунок ниже показывает шаги проектирования логической цепи, которая должна считать число входов с логической '1':

Рисунок:

1.2.4.Языки описания оборудования

Ключевые вопросы:

Главный недостаток традиционных методов проектирования - ручной перенос описания проекта в набор логических уравнений. Этот шаг может быть полностью устранен языками описания оборудования (HDLS). Например, большинство HDL инструментальных средств допускают использование конечных автоматов для последовательных систем и таблиц истинности для комбинаторных блоков.


Такие описания проекта могут быть автоматически преобразованы в код HDL, который может быть выполнен инструментальными средствами синтеза.

Языки описания оборудования находят свое основное применение в программируемых логических матрицах (PLDS) различной сложности, из простого PLDS до сложных CPLDS и FPGAS .Отдельные HDL языки используются сейчас . Наиболее популярные из них - VHDL, Verilog и Abel.

Примеры:

Комбинаторная цепь из предыдущей страницы может быть также определена в HDL. Ниже показаны два описания: Palasm и Cupl. Эти языки подобны, и они используються в основном для проектов основанных на PLD.

; Specification in PALASM

CHIP Example1 PAL16P8

;Pins 1 2 3 4 5 6 7 8 9 10

X0 X1 X2 NC NC NC NC NC NC GND

;Pins 11 12 13 14 15 16 17 18 19 20

NC Y0 Y1 NC NC NC NC NC NC VCC

EQUATIONS

Y0 = X0 :+: X1 :+: X2

Y1 = X2*X1 + X2*X0 + X1*X0

/* Specification in CUPL, Target Device: P16P8 */

/* Inputs: */

Pin 1 = X0;

Pin 2 = X1;

Pin 3 = X2;

/* Outputs: */

Pin 12 = Y0;

Pin 13 = Y1;

/* Logic Equations: */

Y0 = X0 $ X1 $ X2;

Y1 = X2&X1 # X2&X0 # X1&X0;

Рисунок:

1.2.5. Работаем с различными уровнями описаний

Ключевые вопросы:

Так как цепи становятся все более сложными, то имеет смысл проводить два одновременных процесса :

  • Переключение на более общие формы проектирования входов у систем поведенческого описания ;
  • Машинная автоматизация проектирования.
    • Имеются отдельные уровни описания системы, от уровня кремниевого кристалла до сложного описания системы. Эти уровни могут быть проанализированы, в терминах их структуры и поведения. Сегодняшняя технология настолько сложна, что традиционные методы проектирования не охватывают полный спектр уровней разработки. Инструментальные средства автоматизации проектирования, которые появились в недавно, ориентировались на самый низкий (кремний) уровень и интеграцию процесса проектирования

    .

    Примеры:

    Эта иллюстрация представляет различные уровни описания (абстракции):

    Рисунок:

    1.3.1 Что действительно нужно проектировщику?



    Ключевые вопросы:

    Методы проектирования, рассмотренные на предыдущей странице оказались совершенно неполными. Большинство из них играет незначительную роль во всем процессе проектирования. Чтобы завершить проект, Вам нужно будет перейти от одного описания проекта к другому или от одного средства к другому, поднимая проблему совместимости средств проектирования и изучая новые среды проектирования.

    Эти проблемы могут быть решены универсальным методом описания, покрывающим все уровни проектирования и типы. VHDL - это такой метод проектирования, который может обрабатывать различные уровни разработки. Он может также стандартизировать передачу данных между всеми фазами проекта и упрощать документацию.

    Имеются несколько инструментальных средств для начала проекта VHDL и его проверки. Active - VHDL из ALDEC - интегрированная среда проектирования на VHDL, которая требует немного времени, чтобы научиться ею пользоваться.

    Примеры:

    Рисунок:

    1.3.2. Что это такое "VHDL"?

    Ключевые вопросы:

    Термин "VHDL" уже использовался несколько раз, так что пришло время объяснить его происхождение.

    VHDL - акроним: 'V' обозначает Очень Высокоскоростную Интегральную схему, и "HDL" означает Аппаратный Язык Описаний. Это сложное имя было создано U.S.Department of Defence , который был первым учреждением, понимавшим выгоды языка проектирования базирующегося на документации, моделировании и разработке электронных устройств. При их субсидировании VHDL был разработан и представлен для проектирования.

    VHDL приложения появлялись в начале 90-ых годов. Поскольку они стали доступными на PC в 1994, PLD, и FPGA проектировщики начали использовать их на больших проектах.

    Обратите внимание: слово "синтез" не было упомянуто как одна из причин для создания VHDL языка. Действительно, VHDL был прежде всего предназначен для целей разработки,моделирования и документации. Синтез был добавлен некоторыми из изобретателей, которые видели его как способ автоматизировать процесс проектирования.



    Примеры:

    Рисунок:

    1.3.3. Попытки стандартизации

    Ключевые вопросы:

    Несмотря на тот факт, что VHDL был первоначально тесно связан с американским департаментом по обороне, он скоро нашел дорогу к не-военным проектам. Фактически, это было великое достижение разработчиков, чтобы сделать VHDL широко доступным, стандартизируя его распространением через IEEE - Институтом Электрической и Электронной Отраслей, наиболее влиятельной и профессиональной организацией в этой отрасли. Первый VHDL Стандарт появился в 1987 как СТД 1076 и с тех пор, следуя законам IEEE, он был изменен в 1993. Следующее изменение стандарта языка запланировано в 1998 (все стандарты IEEE должны пересмотриваться каждые пять лет).

    Отвечая на потребности проектировщиков, различные экспертные группы приложили много усилий к созданию более универсального языка. Их работы привели к нескольким стандартам, которые поддерживают основной 1076 IEEE VHDL стандарт. Список на права отображает законченные и продолжающиеся VHDL попытки стандартизации.

    Примеры:

    Рисунок:



    1.3.4. Что Вы получите за Ваши деньги?

    Ключевые вопросы:

    Имеется некоторые факторы, которые делают VHDL привлекательным для рассмотрения большинством проектировщиков:

  • Это - наиболее популярный HDL язык во всем мире;
  • Системы могут быть определены структурными и/или поведенческими способами на различных уровнях;
  • Хорошие VHDL-основанные инструментальные средства моделирования, доступные за приемлемые цены;
  • Синтез на VHDL предлагается многими EDA продавцами инструментальных средств;
  • VHDL не ограничен электроникой.

  • Примеры:

    Рисунок:

    Резюме

    1. Традиционно, цифровые цепи, основанные на схемах и триггерах были разработаны с Булевыми уравнениями. Эта методика требует записи одного уравнения для каждого информационного входа каждого триггера, и в некоторых случаях, одно уравнение может представлять много схем. Это делает Булевы уравнения непрактичными для больших проектов, содержащих множество или большое количество триггеров.

    2. Некоторые схематически - основанные проекты составлены не только из схем и триггеров но также и из некоторых схем и дискретных устройств.


    Фактически, схема может быть составлена из других схем, учитывая иерархическую структуру. Это в свою очередь учитывает намного более простое представление больших проектов чем с логическими уравнениями.

    3. Кто - то мог бы заключить,что,использование машинных схематических инструментальных средств проектирования - все, что необходимо для выполнения эффективных проектов. Однако, проектировщики отметили, что схематические проекты с более чем шестью тысячами схем становятся непостижимыми.

    4. Главные недостатки традиционных методов проектирования -ручная трансляция описания проекта к логическим уравнениям, что значительно упрощается аппаратными языками описаний (HDLS). С HDL Вы можете начинать спецификацию проекта без того, чтобы иметь любые Булевы уравнения.

    5. Имеются несколько уровней спецификаций системы, от кремниевых до полных, сложных систем. Каждый из этих уровней может быть проанализирован в терминах структуры и поведения. Наиболее новые инструментальные средства автоматизации проектирования, представленные ранее были прежде всего приспособлены к наиболее детализированному уровню (кремнивые), и они не охватывают весь спектр уровней проекта, которые требуются.

    6. Различные описания означают, что различные части документации будут подготовлены различными способами, заостряя проблему совместимости между инструментальными средствами и временем, потраченным на изучение многочисленных EDA инструментальных средств.

    7. Проектировщики нуждаются в едином языке, который упростил бы документацию и стандартизацию передачи данных между фазами проекта.

    8. VHDL - это большой скачек вперед к такому языку описаний. Имеются несколько инструментальных средств, доступные для синтеза из VHDL спецификаций системы, и Active-CAD - одни из них.

    9. VHDL - акроним: 'V' замещает Очень Высокоскоростную Интегральную схему, и "HDL" - Аппаратный Язык Описаний.

    10. VHDL был стандартизирован. Первый VHDL Стандарт появился в 1987 как Std 1076, и он был пересмотрен в 1993. Следующее изменение стандарта языка было запланировано в течение 1998 (весь стандарт IEEE должен пересматриваться каждые пять лет).

    11. Имеются и другие факторы, которые делают VHDL привлекательным:

    • Это - наиболее популярный международный HDL;
    • Системы могут быть определены структурным или поведенческим способом и в различных уровнях детализации;
    • Хорошие VHDL-основанные инструментальные средства моделирования доступны за приемлемые цены;
    • Синтез на VHDL предлагается многими EDA продавцами инструментальных средств;
    • Это не ограничено электроникой.

    Далее>>

    Содержание раздела